时钟控制 SR 触发器
在 SR 锁存器前加两个由 100 Hz 时钟控制的与非门，只有时钟为高时 S、R 才能改变输出。
也可以 下载 LTspice 网表，用 LTspice（File › Open，类型选 Netlists）或 ngspice 运行。
时钟 SR 触发器（门控锁存器）用时钟信号作“使能”：时钟高电平期间锁存器透明，低电平期间保持。这让电路中多个存储单元能在同一时刻同步更新。但在时钟为高的整个期间输入变化都会传到输出，属于电平触发，可能引起空翻，因此进一步发展出主从和边沿触发结构。
| 位号 | 元件值 / 型号 |
|---|---|
| U1 | |
| U2 | |
| U3 | |
| U4 | |
| V1 | 2.5V 100Hz |
共 5 个元件，取自 KiCad 原理图。
- KiCad 原理图
clockedsrff.kicad_sch - SPICE 网表（LTspice / ngspice）
clockedsrff.cir - 原理图大图（SVG）
clockedsrff.svg - CircuitJS 电路文件（在新窗口打开仿真）
clockedsrff.txt
来源：CircuitJS · GPL-2.0 · 查看原始项目 ↗
电路示例来自 CircuitJS1（© Paul Falstad & Iain Sharp），按 GNU GPL v2 授权；KiCad 原理图由电子森林自动转换生成，中文讲解为电子森林原创。