采样时钟抖动
计算采样时钟抖动限制的 SNR、与 ADC 自身 SNR 合成后的总 SNR，或按位数/目标 SNR 求允许的最大时钟抖动。
输入参数
计算结果
点按结果可复制数值；支持输入 4.7k、100n、2u2 等工程写法
计算公式
SNRjitter = −20·log10(2π·fin·tj)
tj = √(tclk² + taperture²)
SNRtotal = −10·log10(10−SNRADC/10 + 10−SNRjitter/10)
允许抖动（SNR 相等）：tj = 10−SNR/20 / (2π·fin)，SNR = 6.02N + 1.76
½ LSB 斜率判据：tj = 1 / (2π·fin·2N)
原理与说明
采样时刻的随机偏差 tj 会把信号斜率转化为幅度误差：满量程正弦 A·sin(2πft) 的误差 RMS 约为 A·2πf·tj，因此抖动限制的 SNR 与输入频率成反比，频率每升高 10 倍 SNR 下降 20 dB。
设计要点
- 时钟抖动是相位噪声在一定带宽内的积分（通常 12 kHz–20 MHz 或到 fs/2），可用时钟器件手册给出的 RMS 抖动值。
- 对中频/射频欠采样 ADC，抖动通常是最主要的 SNR 限制；例如 14 位、100 MHz 输入需要约 100 fs 级别的总抖动。
- 允许抖动有多种判据：本工具主结果采用"抖动噪声 = 量化噪声"（SNR 相等）判据；½ LSB 斜率判据数值接近；原工具使用的 1/(2πf·2N+1) 相当于 ¼ LSB，偏保守。
- 低抖动措施：用低相噪晶振/VCXO、短而匹配的差分时钟走线、独立干净的时钟电源，避免 FPGA 普通 IO 直接输出 ADC 采样时钟。