DDS 直接数字频率合成

DDS 频率合成计算：频率控制字（FCW）、实际频率与分辨率、DAC 量化波形、镜像与杂散频谱、重建低通滤波器元件值，以及 AD9833 / AD9850 / AD9910 等 DDS 芯片的寄存器写入值。

原理与说明

DDS（Direct Digital Synthesis，直接数字频率合成）用数字方法产生频率、相位可精确编程的信号：每个时钟周期把频率控制字 FCW 累加到 N 位相位累加器中，累加器高 P 位作为地址查正弦表（LUT），得到的幅度码送 DAC，再经低通滤波器得到平滑的模拟信号。

相位累加器：N 位，溢出一次即输出一个周期，f_out = FCW·f_clk/2^N；32 位、100 MHz 时分辨率约 0.023 Hz。
相位截断 + 查找表：只用高 P 位寻址（ROM 深度 2^P），截断引入约 −6.02·P dBc 的杂散；利用正弦 1/4 周期对称性可省 3/4 ROM。
DAC：B 位量化，理想 SNR = 6.02B + 1.76 dB；零阶保持使输出幅度按 sinc 包络下降，f_s/4 处 −0.91 dB，f_s/2 处 −3.92 dB。
重建低通滤波器：滤除 k·f_s ± f_out 的镜像，截止频率通常取 0.4·f_s。

DDS 的优点是频率切换快（相位连续）、分辨率极高、可数字调制（FSK/PSK/AM/扫频）；缺点是输出上限受奈奎斯特限制、杂散较多，需要好的时钟与滤波。

在 FPGA 中实现 NCO（相位累加器 + ROM 或 CORDIC），可同时输出正交 I/Q，适合 AWG、调制信号与 DUC（数字上变频）。
多速率链路：基带数据经 CIC / 半带滤波器插值，再与 NCO 混频；GSPS 级 DAC（AD9739、AD9172 等）一般内置插值和 NCO，FPGA 通过 JESD204B/C 送基带数据。
入门可用 8–14 位并行 DAC（AD9708、AD9744、DAC904），时钟 ≤ 200 MSPS，FPGA 直接驱动。

DDS 芯片集成相位累加器、正弦表与 DAC，MCU 通过 SPI/并口写入频率字即可，开发最简单。
AD9833/AD9837：28 位、10 位 DAC，SPI 16 位字写入，适合 0–数 MHz 信号源；AD9850/AD9851：32 位、125/180 MHz，常见低成本模块；AD9910/AD9954：14 位 DAC、GSPS/400 MSPS，支持扫频与幅度/相位调制。

型号	系统时钟	累加器 / DAC	特点
AD9833	25 MHz	28 / 10 位	SPI，MSOP-10，正弦/三角/方波
AD9834	75 MHz	28 / 10 位	电流输出，内置比较器
AD9837	16 MHz	28 / 10 位	低功耗，兼容 AD9833
AD9850	125 MHz	32 / 10 位	并/串口 40 位字，常见模块
AD9851	180 MHz	32 / 10 位	6× 参考倍频（30 MHz 晶振）
AD9954	400 MSPS	32 / 14 位	线性扫频，RAM 调制
AD9910	1 GSPS	32 / 14 位	内置 PLL，并行调制端口

杂散来源：相位截断（≈ −6.02P dBc，与 FCW 有关）、幅度量化、DAC 非线性（谐波，混叠后可能落在通带内）、时钟馈通与镜像。
40% 规则：f_out 一般不超过 0.4·f_clk，给镜像 f_clk − f_out 留出滤波过渡带。
重建滤波器：电流输出 DAC 用 50 Ω 源端负载 + LC π 型低通（双端 50 Ω 匹配）；陡峭要求时用椭圆滤波器，阶数远低于 Butterworth。
时钟：输出相位噪声 ≈ 时钟相位噪声 − 20·log(f_clk/f_out)，需低抖动晶振；高频输出注意 sinc 衰减，可在数字域做反 sinc 预补偿。